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Virtex-7无时序错误但ADC数据异常如何解决

时序与实现社区未闭环原帖 9 个回答 · 321 次浏览|器件：xc7vx485tffg1761-2 / Vivado 15.2

一句话结论：建议忽略大部分时序约束，改用BUFIO加idelay扫描数据眼

现象

设计无时序错误，但采集到的ADC数据不是预期的ramp

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0N9PSAV/design-is-not-working-as-expected-even-though-th

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相关标签：Virtex-7 · Vivado · ADC · IDELAY

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