时序与实现社区未闭环原帖 9 个回答 · 465 次浏览|器件：SP7 / Vivado
一句话结论：建议拆分输入输出时钟路径并独立移相，跨时钟域用FIFO同步
旧SP6设计移植到SP7，输入侧IO时序无法满足外部IC的setup/hold要求
外部IC仅回送数据不回送时钟，只能采用系统同步输入接口，且数据手册仅提供TCOmax无TCOmin
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006xoswKSAQ/dealing-with-input-output-timings-issues-with-cl
相关标签：IO timing · clock forwarding · MMCM · CDC
就这个问题继续问 AI → ← 返回 AMD 社区问答速查