IP 打包与升级社区未闭环原帖 9 个回答 · 777 次浏览|器件:ZCU102 / Vivado
一句话结论:需在设计内接收两个时钟并做跨时钟域处理,而非让AXI总线跑800MHz
自定义AXI4 Lite IP添加额外CLOCK输入失败,Vivado要求S_AXI_CLK与COUNTER_CLOCK相同
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006hpN7oSAE/creating-custom-ip-core-that-needs-different-clo
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