IP 打包与升级社区未闭环原帖 8 个回答 · 571 次浏览|器件：Red Pitaya Stemlab 125-14 / Zynq 7010 / Vitis
一句话结论：帖中仅给出一个AXI master示例链接，未给出具体实现结论
用户不清楚如何用自定义IP的AXI Master接口发起BRAM读事务并保持读数据
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0pQMSAZ/confusion-about-driving-axi-bram-controller-with
相关标签：AXI_BRAM_Controller · AXI_Master · Zynq · custom_IP
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