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自定义IP的AXI接口未关联时钟引脚导致Block Design验证失败

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 476 次浏览|器件：Vivado / 自定义RTL IP（错误码：BD 41-967）

一句话结论：在IP packager中为AXI接口关联时钟即可解决该警告

现象

将自定义IP加入Block Design并验证时，报AXI接口引脚未关联任何时钟引脚

根因

自定义IP的m1_axi_rx接口未定义/关联时钟接口，而AXI接口必须关联时钟和复位

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpgdVSAQ/combination-logic-validation-failed-in-block-des

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相关标签：Vivado · Block Design · AXI Interface · IP Packager

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