封装与引脚约束已闭环原帖 9 个回答 · 924 次浏览|器件：Artix 7
一句话结论：外部输入时钟可改约束值等效改频率，内部生成时钟需改MMCM/PLL配置
用户询问能否按图片修改约束值来设置时钟频率
create_clock约束只向时序分析工具传达时钟频率，不实际生成时钟；外部输入时钟改约束即等效改频率，内部MMCM/PLL生成时钟则频率由配置决定
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hplFSSAY/clock-configuration-artix-7-constraint-file
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