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Vivado 2024.1起无法连接signal:clock_rtl板级接口

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 296 次浏览|器件：Vivado 2024.1及以后 / Digilent Nexys A7

一句话结论：属已知问题，已提交修复请求，可用clk_wiz或手动端口作为规避方案

现象

单端时钟板卡在Block Design中无法将xilinx.com:signal:clock_rtl接口连接到IP引脚，自动连接失效

根因

帖中未明确，仅说明已向原厂提交变更请求，将在未来Vivado版本修复

可尝试的处理步骤

在Block Design中添加clocking IP并创建端口
或使用Tcl脚本添加IP并连接：create_bd_cell -type ip -vlnv xilinx.com:ip:clk_wiz:6.0 clk_wiz_0
set_property CONFIG.USE_BOARD_FLOW true [get_bd_cells -quiet /clk_wiz_0]
set_property CONFIG.CLK_IN1_BOARD_INTERFACE sys_clock [get_bd_cells -quiet /clk_wiz_0]
create_bd_port -dir I -type clk -freq_hz 100000000 sys_clock
connect_bd_net [get_bd_ports sys_clock] [get_bd_pins clk_wiz_0/clk_in1]
手动创建普通端口并对block design wrapper进行约束

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008sdw0jSAA/cannot-connect-xilinxcomsignalclockrtl-board-int

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相关标签：Vivado · Block Design · board interface · clock_rtl

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