封装与引脚约束已闭环原帖 9 个回答 · 301 次浏览|器件：Artix-7 / ZCU106 / clk_wiz_0（错误码：[Synth 8-6859]）
一句话结论：create_clock定义10ns周期50%占空比输入时钟；多驱动需移除uart模块的clk_50m输入
用户不理解UART约束文件中create_clock语句含义，迁移到ZCU106后出现多驱动错误
clk_50m既作为模块输入端口又由clk_wiz_0的clk_out1驱动，造成多驱动网络
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008se9mVSAQ/can-someone-please-explain-what-is-this-constrai
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：create_clock · ZCU106 · UART · multi-driven
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