Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 403 次浏览|器件:Zynq UltraScale+ MPSoC / SDK
一句话结论:按预设加载DDR参数可生成隐藏参数并正常使用,根因未明确
配置界面PS DDR4参数一致,保存的tcl内容不同,SDK下载程序不成功且无报错
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00006Kp6abSAB/%E4%B8%BA%E4%BB%80%E4%B9%88block-design%E4%B8%AD
相关标签:Zynq UltraScale+ · PS DDR4 · tcl · SDK
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