Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 333 次浏览|器件：Vivado
一句话结论：需补充细节，检查 test bench、RTL 多驱动及时钟是否翻转
仿真波形中大量信号显示为 X 和 Z
帖中未明确；回答者推测可能因内部信号多驱动，或时钟未翻转、顶层输入未由 test bench 驱动
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0ichSAB/block-design-simulation-x-and-z-problem
相关标签：Vivado · Simulation · BlockDesign · Testbench
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