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知识库›AMD 社区问答速查›SV RTL变更后block design不更新怎么办？

SV RTL变更后block design不更新怎么办？

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 1.4K 次浏览|器件：Vivado 2023.2 / Vitis

一句话结论：升级到Vivado 2024.1或更新版本可解决该问题

现象

修改SV RTL后导出到Vitis的硬件不反映最新改动

根因

2023.2及更早版本存在此问题，2024.1及更新版本已修复

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007qe9m5SAA/block-design-often-doesnt-update-when-sv-rtl-cha

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相关标签：Vivado · block design · SystemVerilog · output products

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