时序与实现社区未闭环原帖 9 个回答 · 444 次浏览|器件：Vivado 2016.2 / Vivado 2019
一句话结论：移植后底层FIFO原语由fifo generator变为xpm，时序变差，根因未定论
同一工程从2016.2移植到2019后FIFO IP出现大负裕量，WNS路径为长BRAM级联
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007Dnho8SAB/axi4stream-fifo-32k-deep-closes-timing-in-vivado
相关标签：AXI4-Stream FIFO · Vivado · timing · xpm
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