IP 打包与升级社区未闭环原帖 9 个回答 · 814 次浏览|器件：Vivado HLS / AXI DMA / SDK（错误码：DMADecErr）
一句话结论：简化案例的根因是S2MM目的地址未指向DDR3；原设计问题仍未解决
C/RTL联合仿真输出正确，但导出IP接入AXI DMA后始终收不到数据，DMA挂起
简化案例中S2MM目的地址未指向板上DDR3内存，状态寄存器bit6(DMADecErr)置高，表明源地址错误
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpgdZSAQ/axi-dma-with-custom-ip-from-vivado-hls
相关标签：AXI DMA · Vivado HLS · AXI Stream · TLAST
就这个问题继续问 AI → ← 返回 AMD 社区问答速查