封装与引脚约束已闭环原帖 9 个回答 · 748 次浏览|器件:XC7K325 / Vivado / Aurora 8B/10B
一句话结论:7 系列可交换但需保证两端逻辑 lane 对应;UltraScale 需连续分配
修改示例设计 LOC 交换 lane0/lane1 后实现无报错,询问能否继续
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006iHr92SAC/aurora-8b10b-in-xc7k325-gtx-pin-assignments
相关标签:Aurora 8B/10B · GTX · pin swapping · 7-series
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