封装与引脚约束已闭环原帖 9 个回答 · 1.37K 次浏览|器件：Vivado 2017.2 / Zynq-7000 SoC（错误码：DRC NSTD-1）
一句话结论：GT收发器TX/RX及refclk引脚无需指定IOSTANDARD，应删除多余引脚约束
单lane构建时未用Aurora lane的PACKAGE_PIN缺IOSTANDARD导致bitgen失败
帖中未明确；回答认为XDC中不应约束GT TX/RX引脚，应删除这些位置约束
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpeikSAA/7-series-gtx-transceivers-what-iostandard
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：GTX · IOSTANDARD · XDC · Vivado
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