fpga.love
EN App
知识库›AMD 社区问答速查›40G/50G以太网子系统在Vivado 2022.2中Block Design

40G/50G以太网子系统在Vivado 2022.2中Block Design验证失败

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 574 次浏览|器件：Vivado 2022.2 / xczu47dr-fsvg1517（错误码：CLK_DOMAIN）

一句话结论：RX AXI接口时钟应接tx_clk_out，接rx_clk_out会报CLK_DOMAIN错误

现象

Block Design验证不通过，提示RX AXI-Stream接口源和汇不在同一时钟域

根因

IP的RX AXI接口关联rx_core_clk；将rx_clk_out接到AXIS FIFO时钟会导致CLK_DOMAIN不匹配，属预期行为

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000064amFzSAI/40g50g-ethernet-subsystem-fails-block-design-val

相关资料

ARM Socrates生成的IPXACT文件无法被Vivado识别？自定义IP导致Vitis导出硬件工程构建失败？MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

相关标签：Vivado · 40G/50G Ethernet · Block Design · CLK_DOMAIN

就这个问题继续问 AI → ← 返回 AMD 社区问答速查