时序与实现已闭环原帖 9 个回答 · 348 次浏览|器件：Vivado 2022.1 / xcvu13p-fhgc2104-2L-e
一句话结论：重新施加IP中的set_max_delay约束可解决该时序违例
AN_PCONTROL内rx_serdes_clk到dclk路径时序违例
IP中set_max_delay约束在流程某阶段丢失，导致要求变为0.4ns而非10ns
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000091F7DnSAK/4050g-ethernet-subsystem-ip-core-v33-example-des
相关标签：timing · set_max_delay · Ethernet · Vivado
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