ERROR: [Xst 134]

综合时出现 Xst:1370 与 Xst:1341 错误

综合 Synth 社区未闭环 ISE 14.5 / System Generator 14.5

现象

System Generator 生成的 .vhdl 单独综合实现正常，集成到 ISE 14.5 项目后综合报错

报错原文

ERROR:Xst:1370 - Line 4: Signal name clk_1 not found in design.

根因

帖中未明确

可尝试的处理步骤

• 在 System Generator 中选择 "expose clock ports" 选项
• 尝试对生成 .vhdl 中的 clock_1 和顶层 .vhdl 中的 clk_ctrl 使用 keep 属性
• 尝试使用 archive 选项打包工程

结论

集成后综合报信号 clk_1 未找到及 XCF 解析错误，根因未确认

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