RF Data Converter IP示例设计仿真出现跨语言层次名错误
仿真 Sim / XSim 已闭环 Vivado 2019.1 / Windows 10 64-bit
一句话结论：将目标语言设为Verilog并重新生成示例设计后仿真正常
用demo_tb.sv对RF Data Converter IP示例做行为仿真时报错
Vivado Simulator 2019.1
示例设计仅提供Verilog版本，仿真目标语言设为VHDL导致混合语言场景
将目标语言设为Verilog并重新生成示例设计后仿真正常
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lLgkuSAC/rf-data-converter-ip-example-d…