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知识库›Vivado 报错词典›VRFC 10-719

ERROR: [VRFC 10-719]

后实现时序仿真报端口未声明错误

仿真 Sim / XSim 已闭环 Vivado / KC705

一句话结论：混合语言仿真导致后实现时序仿真端口报错，改用 Verilog testbench 解决

现象

行为级与综合后时序仿真正常，后实现时序仿真报端口未声明/无实际值

报错原文

ERROR: [VRFC 10-719] formal port/generic <mupix_link_up_o> is not declared in <lmd_fee>

根因

帖中未明确；用户最终判断为混合语言仿真所致

可尝试的处理步骤

检查 <project>.sim/sim_1/impl/timing/xsim/ 下的 <top>_timing_impl.v/vhd 中 lmd_fee 端口声明
对比综合后与时序后仿真网表 lmd_fee_tb_timing_synth.v 与 lmd_fee_tb_timing_impl.v 的端口差异
将 testbench 改写为 Verilog 后仿真通过

结论

混合语言仿真导致后实现时序仿真端口报错，改用 Verilog testbench 解决

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0iqBSAR/postimplementation-timing-simu…

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