综合后功能仿真整数端口类型不匹配
仿真 Sim / XSim 已闭环 Vivado
一句话结论：综合后仿真需按综合后端口类型std_logic_vector修改testbench
综合后功能仿真时testbench以integer驱动端口，报端口类型不匹配
ERROR: [VRFC 10-619] entity port a does not match with type integer of component port
综合时端口被转换为std_logic_vector，仿真testbench仍用integer驱动
综合后仿真需按综合后端口类型std_logic_vector修改testbench
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpef5SAA/post-synthesis-functional-simu…