ERROR: [VRFC 10-60]

for循环中变量用作部分选择报VRFC 10-60

仿真 Sim / XSim 已闭环 Vivado / Verilog

现象

Verilog中for循环内用变量表达式做部分选择，报x不是常量

报错原文

for-loop [VRFC 10-60] x is not a constant error

根因

Verilog常规部分选择的向量宽度必须是常量，冒号两侧不能用变量表达式

可尝试的处理步骤

• 将 sync_file_flat[(x+1)*32-1 : x*32] = sync_file_reg[x] 改为 sync_file_flat[x*32 +: 32] = sync_file_reg[x]

结论

用Verilog-2001的+:变量部分选择语法替代变量冒号范围选择

同一工具下的相关错误码