综合正常但仿真报VRFC 10-3464错误
仿真 Sim / XSim 社区未闭环 Vivado 2018.3 / Vivado 2019.1
一句话结论：该错误与Aurora IP仿真语言及收发器控制状态端口选项相关，根因帖中未明确
Block Design验证与综合正常，Vivado仿真时报索引名前缀类型错误
ERROR: [VRFC 10-3464] indexed name prefix type 'vl_logic' is not an array type
帖中未明确；回答4称在Verilog作为仿真语言时出现，改为VHDL可规避，但提问者反馈无效；回答7发现勾选Aurora IP的Additional Transceiver Control and Status Ports后引入该错误
该错误与Aurora IP仿真语言及收发器控制状态端口选项相关，根因帖中未明确
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpWQjSAM/strange-simulation-error-while…