参数带非打包维度仅允许在SystemVerilog中
仿真 Sim / XSim 社区未闭环 Vivado / ZedBoard
一句话结论：添加work库后.prj文件在仿真时被重新生成，条目被移除，问题未解决
仿真ZedBoard参考设计时Vivado对Verilog文件报SystemVerilog语法错误
ERROR: [VRFC 10-2323] parameter with unpacked dimension is only allowed in SystemVerilog ./SDR_matlab/SDR_matlab.ip_user_files/bd/system/ipshared/01db/util_mw_gpio_mux.v:157]
帖中未明确
添加work库后.prj文件在仿真时被重新生成，条目被移除，问题未解决
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpOtxSAE/error-vrfc-102323-parameter-wi…