Vivado仿真报错：含接口端口的模块无法单独精化
仿真 Sim / XSim 已闭环 Vivado
一句话结论：将含interface端口的模块从顶层列表中移除，改为在上级模块中实例化。
仿真时含interface端口的模块被当作顶层，报VRFC 10-1623。
[VRFC 10-1623]: Module <name> having interface port(s) (<name>) cannot be elaborated by itself
含interface端口的模块不能作为顶层模块，需在其他设计单元中实例化。
将含interface端口的模块从顶层列表中移除，改为在上级模块中实例化。
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpa2rSAA/error-in-vivado-simulation-vrf…