xelab 将 std_logic_vector 字面量作为 generic 传递时精化失败
仿真 Sim / XSim 社区未闭环 Vivado 2018.1 / Vivado 2021.1
一句话结论:疑似 Vivado 隐藏 bug,启用 dummy.vhd 可绕过该错误
行为仿真时通过 xelab 的 generic_top 传 std_logic_vector generic 报错
ERROR: [VRFC 10-91] 'hA5 is not declared [<path to testbench>/testbench.vhd:5]
帖中未明确
疑似 Vivado 隐藏 bug,启用 dummy.vhd 可绕过该错误
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006zWb12SAC/xelab-elaboration-fails-when-p…