ERROR: [VRFC 10-147]

仿真报错 VRFC 10-113：std.standard 变更需重新保存

仿真 Sim / XSim 已闭环 Vivado 2015.3 / Ubuntu 14.04 / Zynq 7030

现象

综合实现成功，运行行为仿真时报 VRFC 10-113 等错误

报错原文

ERROR: [VRFC 10-113] /home/sylvain/S2G2AcqFpga/S2G2AcqFPGA/S2G2AcqFPGA.sim/sim_1/behav/xsim.dir/xil_defaultlib/adcpackage.vdb needs to be re-saved since std.standard changed

根因

工程标记为 VHDL 2008 但仿真器不生效，需将所有 VHDL 文件改为 VHDL 2008

可尝试的处理步骤

• 将设计中所有 VHDL 文件的类型由 VHDL 改为 VHDL 2008，不要保留任何一个为 VHDL

结论

把所有 VHDL 文件设为 VHDL 2008 可解决该仿真报错

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