Verilog 仿真编译报错 VRFC 10-1214
仿真 Sim / XSim 已闭环 Vivado 2016.3 / xc7k160tffg676-2
一句话结论：新建工程后同一源码仿真正常，原工程问题原因未明确
同一源码此前可正常编译仿真，现行为仿真出现 VRFC 10-1214 编译错误
ERROR: [VRFC 10-1214] parameter initial value cannot be omitted in this mode of verilog
帖中未明确；用户称未使用 HDMI IP，但日志显示正在分析 v_hdmi_rx_scrm_v1_0.sv
新建工程后同一源码仿真正常，原工程问题原因未明确
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lmjYqSAI/vrfc-101214-compile-error-in-v…