Inter-clock Paths 时序错误与 set_false_path 警告
其它 Vivado 报错 社区未闭环 Vivado
一句话结论：综合阶段 ILA 尚未存在导致该警告，实现阶段应正常
实现后 Inter-clock Paths 有时序错误，set_false_path 约束报无匹配引脚
[Vivado 12-508] No pins matched 'u_ila_4/inst/PROBE_PIPE.shift_probes_reg[0][158]/D'.
帖中未明确；回答指出综合阶段 ILA 尚不存在（作为黑盒在实现前后引入），而主约束文件在综合与实现中均被使用，故综合阶段会报此警告
综合阶段 ILA 尚未存在导致该警告，实现阶段应正常
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpjZBSAY/timing-error-in-interclock-pat…