未约束数组声明导致综合报错
综合 Synth 已闭环 Vivado
一句话结论：STD_LOGIC_VECTOR 端口必须声明位宽或通过 generic 约束
实体端口声明为无位宽的 STD_LOGIC_VECTOR，综合时报错
[Synth 8-318] illegal unconstrained array declaration 'DataIn_A' ["/unix/home/bteigue-chimi/Vorgaben/Wuerfelspiel/Wuerfelspiel.srcs/sources_1/new/MagnitudeCompare_Buswidth.vhd":37]
STD_LOGIC_VECTOR 端口未指定位宽，属未约束数组声明
STD_LOGIC_VECTOR 端口必须声明位宽或通过 generic 约束
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007GS9GNSA1/i-am-new-to-fpga-and-am-confus…