Vivado 中综合时出现时序环警告
综合 Synth 社区未闭环 Vivado 13.3 / Zynq 处理系统
一句话结论：组合逻辑环导致时序环警告，应在设计中修复而非忽略
从 ISE 迁移到 Vivado 13.3，与 Zynq 处理系统集成后综合时出现时序环警告，无法综合
WARNING: [Synth 8-295] found timing loop. [D:/vivadoproject/viv_sys12/viv_sys12.srcs/sources_1/imports/viv_sys12/acmac_cap.v:348]
帖中未明确（回答指出由组合逻辑环引起，无限递归发生在某些函数中）
组合逻辑环导致时序环警告，应在设计中修复而非忽略
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpTLmSAM/found-timing-loop-error-in-viv…