SystemVerilog 数组与枚举 X 值综合报错
综合 Synth 社区未闭环 Vivado 2022.2 / VPK180
一句话结论：端口应声明为位宽向量；枚举 X 值写法工具不兼容
VPK180 综合 SystemVerilog RTL 时出现类型不匹配和枚举值越界错误
[Synth 8-659] type mismatch in assignment: bit A[1:0] vs. bit [1:0]B
帖中未明确；回答1认为两例属 LRM 可解释范围，工具处理不同，并指出端口声明为单比特数组而非位宽向量
端口应声明为位宽向量；枚举 X 值写法工具不兼容
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000075X5a2SAC/hiim-trying-to-synthesize-some…