不支持在时钟检查后出现 else 子句
综合 Synth 社区未闭环 Vivado
一句话结论：该代码不可综合，需按 RTL 风格重写
VHDL 进程用多个信号事件描述异步接口，综合报 Synth 8-27
[Synth 8-27] else clause after check for clock not supported
帖中未明确；回答称该异步接口功能描述不符合 RTL 可综合风格
该代码不可综合，需按 RTL 风格重写
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpk5tSAA/synth-827-else-clause-after-ch…