SystemVerilog 结构体实例化 VHDL record 端口报 Synth 8-26
综合 Synth 社区未闭环 Vivado
一句话结论：该用法曾被说明为不支持，是否已在新版本实现帖中未确认
SystemVerilog 用 struct 类型实例化带 record 类型端口的 VHDL 模块时综合报错
ERROR: [Synth 8-26]
帖中引用文章称该用法当时不被允许，计划在后续版本实现；帖中未明确当前版本是否已支持
该用法曾被说明为不支持，是否已在新版本实现帖中未确认
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008jFd6zSAC/error-synth-826-is-given-when-…