ERROR: [Synth 8-1717]

综合报错无法访问存储器及端口不能声明为数组

综合 Synth 社区未闭环 Vivado

现象

2D 数组用作模块端口时综合报 Synth 8-1717，随后报端口不能声明为数组

报错原文

ERROR: [Synth 8-1717] cannot access memory

根因

帖中未明确；回答推测需将文件重命名为 *.sv 让 Vivado 识别为 SystemVerilog

可尝试的处理步骤

• 将源文件重命名为 *.sv 扩展名，让 Vivado 识别为 SystemVerilog

结论

多维数组端口需按 SystemVerilog 处理，可尝试改文件扩展名为 .sv

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