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知识库›Vivado 报错词典›SIM 2

ERROR: [SIM 2]

C仿真与综合正常但HLS生成Verilog测试平台失败

仿真 Sim / XSim 社区未闭环 Vivado HLS 2014.2/2014.4

一句话结论:协同仿真因C编译错误中止,需修正源码与测试平台

现象

C/RTL协同仿真时编译报未定义引用,协同仿真中止失败

报错原文

obj/apatb_fatSum.o:apatb_fatSum.cpp:(.text+0x3d6d): undefined reference to `AESL_ORIG_DUT_fatSum(imagePix_t*, int*)'

根因

帖中未明确;回答推测为工具问题,并指出头文件缺少函数原型、函数在头文件与源文件中重复定义等可能原因

可尝试的处理步骤

结论

协同仿真因C编译错误中止,需修正源码与测试平台

本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006iHrSXSA0/csim-and-synthesis-is-fine-but…

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