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Zynq UltraScale+ MPSoC无DDR的FSBL与链接脚本问题

FSBL 与启动镜像社区未闭环原帖 9 个回答 · 2.63K 次浏览|器件：Zynq UltraScale+ MPSoC xczu2cg-sfvc784-1-I / Vivado 2017.4

一句话结论：无DDR用例可行，需避免FSBL与应用内存重叠，RPU代码放TCM

现象

移除DDR后FSBL报第二个分区（RPU固件）加载地址错误

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpJb5SAE/zynq-ultrascale-mp-in-no-ddr-ddrless-fsbl-and-li

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相关标签：ZynqMPSoC · FSBL · DDRless · linker_script

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