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ZCU102 MIPI CSI2 RX例程改10bpc后HDMI报错

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 309 次浏览|器件：ZCU102 / Vivado 2017.4

一句话结论：重新打开VPHY设置后link clock恢复正确，10bpc设计可综合并输出4k@30Hz

现象

将HDMI IP的Max bits per component从8改为10后，Validate Design报VPHY vid_phy_tx_axi4s_ch0与LINK_DATAX_OUT频率不匹配

根因

帖中未明确；提问者推测VPHY的txclkout块接口属性中FREQ_HZ字段为空或缺失导致，重新打开VPHY GUI设置后该字段恢复正确值

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0chGSAR/zcu102-mipi-csi2-rx-design-example-hdmi-error-wh

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相关标签：ZCU102 · MIPI CSI2 · HDMI · VPHY

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