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知识库›AMD 社区问答速查›Vivado 编译 SystemVerilog typedef enum 报语法

Vivado 编译 SystemVerilog typedef enum 报语法错误

Vivado 报错与许可社区未闭环原帖 9 个回答 · 1.42K 次浏览|器件：Vivado（错误码：HDL 9-806）

一句话结论：帖中未给出明确解决结论

现象

typedef enum logic [1:0] 编译报 HDL 9-806 语法错误

根因

帖中未明确

可尝试的处理步骤

将文件属性改为 System Verilog
尝试用 bit 替代 logic
尝试将文件重命名为 .sv
建议将 enum 定义放入 package 中

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHwuMSAS/vivado-error-for-typdef-in-system-verilog

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相关标签：Vivado · SystemVerilog · typedef · enum

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