Block Design 与 IP Integrator已闭环原帖 9 个回答 · 1.56K 次浏览|器件：Vivado 2014.2 / Zynq 7020
一句话结论：改用 Common Clock 配置或重建同频时钟端口可解决
IP Integrator 设计 HDL 生成报错，提示 axi_c2c_phy_clk 与 axi_c2c_selio_rx_clk_in 频率需相等
帖中认为是 IP 核 bug，该提示应为警告而非错误；phy_clk 为 50MHz 而 rx_clk 约束为 20ns(50MHz) 仍触发报错
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lLhF6SAK/vivado-20142-hdl-generation-failed-for-the-ip-in
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