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PS时钟经Clocking Wizard供时钟给AXI IP后FPGA挂起

IP 打包与升级社区未闭环原帖 9 个回答 · 379 次浏览|器件：Zynq US+ / kriakv260 / Vivado / dfx-mgr-client

一句话结论：PS输出可作PL时钟输入，时序问题需先检查约束并用工具定位WNS来源

现象

改用Clocking Wizard由PS 99.999001MHz生成175MHz后时序未收敛，下载bitstream后FPGA挂起

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000shpwHKAQ/using-ps-as-input-to-a-clocking-wizard-that-supp

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相关标签：ZynqMPSoC · ClockingWizard · TimingClosure · IDR

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