Vivado 报错与许可社区未闭环原帖 9 个回答 · 908 次浏览|器件：Vivado 2022.2 / Zynq UltraScale+（错误码：TIMING-6）
一句话结论：疑似Vivado工具bug，因无法复现工程而未确认根因
Report Methodology在综合与实现阶段报TIMING-6严重警告，称clk_pl_1与clk_pl_3相关但无共同主时钟
帖中未明确（有回复怀疑是工具bug，但提问者无法提供工程复现，最终未确认）
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006TYeUUSA1/timing6-critical-warning-the-clocks-clkpl1-and-c
相关标签：Vivado · TIMING-6 · Zynq UltraScale+ · clock constraints
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