MIPI CSI2 Rx Subsystem IP 时序错误如何解决？

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 448 次浏览|器件：Vivado 2017.4 / ZYBO Z7-20 / MIPI CSI2 Rx Subsystem 3.0

现象

实现后出现时序错误，但 ZYBO 仍能正确获取 PCam 5C 图像

根因

失败路径为核内 HS_settle_reg 与 init_reg 寄存器连接，属静态路径；7 系列 -1 速度等级下易出现

可尝试的处理步骤

• 尝试迁移到 speedgrade:-2 的 7 系列器件
• 改用 Vivado 2018.3 的 MIPI IP（该版本修改了 HS_settle_regs 路径）
• 在 Vivado 2018.3 中重新综合工程并确认时序错误不再出现

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