Artix 7 IDELAYCTRL REFCLK 未收到时钟的严重警告

Vivado 报错与许可已闭环原帖 9 个回答 · 894 次浏览|器件：Artix 7（错误码：Timing 38-472）

现象

实现完成后出现 Timing 38-472 严重警告，IDELAYCTRL 的 REFCLK 引脚未被任何时钟驱动

根因

约束错误：使用了虚拟时钟，工具无法看到 200MHz 时钟传播到 IDELAYCTRL 的 REFCLK 引脚

可尝试的处理步骤

• 避免使用虚拟时钟，改用 create_clock -name clk_p -period 5.000 -waveform {0 2.5} [get_ports clk_p] 约束输入端口
• 用 IBUFG 引入时钟，经 BUFG 缓冲后连接到 IDELAYCTRL 的 REFCLK 引脚
• 将真实（非虚拟）200MHz 时钟约束到 IBUFG 输入引脚
• 将所有 IDELAY 的 REFCLK_FREQUENCY 设为 200.00

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