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SystemVerilog 包用作全局包含时报 HDL 9-806 警告

Vivado 报错与许可社区未闭环原帖 5 个回答 · 399 次浏览|器件：Vivado（错误码：HDL 9-806）

一句话结论：官方回复用测试用例未复现该警告，根因未明确

现象

Vivado 对作为全局包含的 .sv 包文件报 [HDL 9-806] critical warning，但该文件可综合实现

根因

帖中未明确

可尝试的处理步骤

将 .sv 文件类型改为 Verilog header
将该文件设置为 global include
将文件类型改回 SystemVerilog

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000071Lh2BSAS/system-verilog-used-in-global-include-cause-hdl-

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相关标签：Vivado · SystemVerilog · global include · HDL 9-806

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