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MIPI CSI-2 TX子系统AXI Stream接口无HS/LP数据

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 1.26K 次浏览|器件：MIPI CSI-2 TX Subsystem 2.1

一句话结论：帧起始TUSER[0]接法错误是部分原因，under-run问题仍未解决

现象

AXI S接口下HS/LP无数据，Native接口正常；出现under-run，Tready使能后短暂拉高再变低

根因

帖中未明确；用户TUSER[0]帧起始信号接错（误用Vsync上升沿），改为m_axis_video_user后改善但仍under-run

可尝试的处理步骤

仿真运行超过1ms等待MIPI D-PHY TX初始化完成
向寄存器0写5使能core
检查s_axis_aclk频率是否满足线率要求（如2 lane 260Mbps RAW10需≥52MHz）
under-run后disable再re-enable core清buffer
将video_in_to_axis的m_axis_video_user连接到s_axis_tuser[0]指示帧起始
对照PG260 Appendix B的Figure B-2 AXI4-Stream Timing检查波形

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005hVDlUSAW/simulation-problems-with-mipi-csi2-tx-subsystem-

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相关标签：MIPI-CSI2-TX · AXI4-Stream · under-run · PG260

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