IP 打包与升级已闭环原帖 9 个回答 · 2.25K 次浏览|器件：ZCU111 / Vivado RF Data Converter IP 2.0
一句话结论：参考时钟列表由tile PLL约束与FVCO范围决定，非板载LMK/LMX配置
IP下拉列表随采样率动态变化，部分参考时钟被排除并提示相位噪声警告
IP按tile PLL结构Fs=(Fin/R)*(FBDiv/M)计算，仅允许FVCO落在8.5GHz~12.8GHz内，并优先选相位噪声较优的输入时钟
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpkm3SAA/rfsoc-rf-data-converter-20-pll-reference-clock-i
相关标签：RFSoC · ZCU111 · PLL · RFDC
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