DMA 传输已闭环原帖 9 个回答 · 527 次浏览|器件：Vivado 2016.4 / Zynq / SDK
一句话结论：需在设计中加入GPIO和AXI-Stream FIFO才能生成所需头文件
SDK编译报错，提示xgpio.h、xllfifo.h找不到
BSP头文件仅在block design中加入对应IP后才会生成；示例中用的是AXI Stream Data FIFO，而代码需要的是memory mapped的AXI-Stream FIFO
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpeYYSAY/problem-with-example-design-using-axi-dma-in-pol
相关标签：AXI DMA · polled mode · xgpio · xllfifo
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