fpga.love
EN App
知识库›AMD 社区问答速查›Vivado IPI 生成的 FIFO 在 HDL Designer 与 Mod

Vivado IPI 生成的 FIFO 在 HDL Designer 与 Modelsim 中无法绑定

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 655 次浏览|器件：Vivado IPI / FIFO Generator 13.2 / HDL Designer / Modelsim（错误码：vsim-3033）

一句话结论：建议用 Vivado 导出仿真脚本并先编译仿真库

现象

HDL Designer 中显示 unbound component，Modelsim 仿真报 vsim-3033 找不到设计单元

根因

帖中未明确；回答推测未加载预编译 IP 库或未在运行时编译 IP 静态文件

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpWwoSAE/problem-in-tools-flow-vivadoipi-hdl-designer-mod

相关资料

ARM Socrates生成的IPXACT文件无法被Vivado识别？自定义IP导致Vitis导出硬件工程构建失败？MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

相关标签：Vivado · Modelsim · FIFO · vsim-3033

就这个问题继续问 AI → ← 返回 AMD 社区问答速查