板卡上电与硬件社区未闭环原帖 9 个回答 · 326 次浏览|器件：Vivado2016.4 / Zedboard XC7Z020CLG484
一句话结论：帖中未给出结论，仅指向原帖
DCLK经BUFMR产生偏斜，PLL反馈无法补偿，时序不满足
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0ZD7SAN/problem-compensating-bufmr-delay-with-plls-for-d
相关标签：BUFMR · PLL · deserializer · timing
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